Projekty finansowane przez NCN

Dane kierownika projektu i jednostki realizującej

Szczegółowe informacje o projekcie i konkursie

Słowa kluczowe

Aparatura

Wyczyść formularz

Elektryczna charakteryzacja zaawansowanych struktur MIS w zakresie niskich i bardzo niskich częstotliwości.

2012/07/N/ST7/03233

Słowa kluczowe:

wielowarstwowe dielektryki nanokrystality charakteryzacja niskoczęstotliwościowa charakteryzacja admitancyjna tunelowanie

Deskryptory:

  • ST7_5: Mikro- i nanoelektronika, optoelektronika

Panel:

ST7 - Inżynieria systemów i komunikacji: elektronika, komunikacja, optoelektronika

Jednostka realizująca:

Politechnika Warszawska, Wydział Elektroniki i Technik Informacyjnych

woj. mazowieckie

Inne projekty tej jednostki 

Kierownik projektu (z jednostki realizującej):

dr Jakub Jasiński 

Liczba wykonawców projektu: 3

Konkurs: PRELUDIUM 4 - ogłoszony 2012-09-15

Przyznana kwota: 123 700 PLN

Rozpoczęcie projektu: 2013-07-18

Zakończenie projektu: 2016-02-17

Planowany czas trwania projektu: 31 miesięcy (z wniosku)

Status projektu: Projekt rozliczony

Zakupiona aparatura

  1. Komputer z drukarką oraz uzupełniający drobny sprzęt. Za kwotę 4 000 PLN
  2. Przedwzmacniacze KEITHLEY 4200-PA wraz z okablowaniem (2 szt.). Za kwotę 17 000 PLN

Dane z raportu końcowego/rocznego

  • Publikacje w czasopismach (2)
  • Teksty w publikacjach pokonferencyjnych (2)
  1. Small-signal admittance model of multi-traps distributed over energy and space in the insulator of MIS tunnel structures
    Autorzy:
    Jakub Jasiński, Andrzej Mazurak, Robert Mroczyński, Bogdan Majkusiak
    Czasopismo:
    Microelectronic Engineering (rok: 2015, tom: 147, strony: 349-353), Wydawca: Elsevier
    Status:
    Opublikowana
    Doi:
    10.1016/j.mee.2015.04.100 - link do publikacji
  2. Effect of Inner Interface Traps on High-K Gate Stack Admittance Characteristics
    Autorzy:
    A. Mazurak, J. Jasiński, B. Majkusiak
    Czasopismo:
    IEEE Xplore (rok: 2016, tom: -, strony: 194-197), Wydawca: IEEE
    Status:
    Opublikowana
    Doi:
    10.1109/ULIS.2016.7440086 - link do publikacji
  1. Effect of Inner Interface Traps on High-K Gate Stack Devices Admittance Characteristics
    Autorzy:
    A. Mazurak, J. Jasiński, B. Majkusiak
    Konferencja:
    2016 Joint International EUROSOI Workshop and International Conference on Ultimate Integration on Silicon EUROSOI-ULIS 2016 (rok: 2016, ), Wydawca: Institute for Microelectronics TU Wien
    Data:
    konferencja 25-17 stycznia 2016
    Status:
    Opublikowana
  2. Small-signal admittance model of multi-traps distributed over energy and space in the insulator of MIS tunnel structures
    Autorzy:
    J. Jasiński, A. Mazurak, R. Mroczyński, B.Majkusiak
    Konferencja:
    19th Insulating Films on Semiconductors" INFOS 2015 (rok: 2015, ), Wydawca: University of Udine
    Data:
    konferencja 29 czerwca - 2 lipca 2015
    Status:
    Opublikowana

O Narodowym Centrum Nauki

Finansowanie nauki

Współpraca zagraniczna

Centrum prasowe

Deklaracja dostępności
Przetwarzanie danych osobowych
Polityka cookies

Partnerzy